FPGA Engineer: RTL Design

AYES
- Management & Technology Consulting cerca un FPGA ENGINEER per guidare progetti di logiche FPGA in VHDL/Verilog, sviluppando architetture RTL e verifiche di timing in un contesto internazionale. La risorsa lavorerà a stretto contatto con i team hardware e software, contribuendo alla documentazione tecnica e all'integrazione con sistemi embedded, con una solida base ingegneristica elettronica.